네할렘 이후의 CPU에 대한 글입니다. 출처는 pc.watch.impress.co.jp/docs/2008/0818/kaigai459.htm


네할렘을 소폭 개량한 웨스트메어

인텔의 메인스트림 x86 CPU는 올해 4/4분기에 코어 i7 브랜드가 붙은 새로운 아키텍처의 네할렘이 등장하고, 2010년 전반기에 32나노 공정의 웨스트메어(Westmere)가 나오면서 1년 단위의 진화를 계속하게 됩니다. 그 다음으로 2010년 중에 새로운 마이크로 아키텍처를 사용하는 샌디 브릿지(Sandy Bridge)가 나오고 2011년에 아이비 브릿지(Ivy Bridge)가 바뀌게 됩니다. 이 단계까지는 2년마다 마이크로 아키텍처를 바꾸고, 그 사이 2년 동안 제조 공정이 바뀌는 틱 톡 방식을 사용하게 됩니다.

하지만 그 다음 마이크로 아미텍처의 전환인 22나노 공정 해즈웰(Haswell)에서는 이런 패턴이 달라질 수 있습니다. '브릿지' 패밀리에 속하는게 아니라 그 다음 세대에 걸쳐서 바뀔 수 있기 때문입니다. 만약 그렇다면 그 이유는 역시 제조 공정 전환의 어려움 때문일 가능성이 큽니다.

인텔은 이번주 샌프란시스코에서 여는 IDF에서 네할렘 시스템의 정보를 더 공개할 것입니다. 45나노 네할렘의 차기작은 2010년 전반기에 등장하는 32나노 공정의 웨스트메어입니다. 웨스트메어의 특징은 네이티브 6코어 CPU라는 것입니다. 마이크로 아키텍처의 기본은 네할렘 아키텍처의 마이너 확장이며 CPU 소켓도 네할렘과 호환되고, TDP 범위도 네할렘과 같은 최대 130W입니다.

하드웨어적인 차이점은 L3 캐시가 쿼드코어 네할렘의 8MB에서 12MB로 늘어나고, 메모리 포트가 고속 DDR3-1600과 저전압(1.35V) DDR3으로 확장된다는 것, 명령어 세트에서는 암호화 가속을 지원하는 새로운 명령어인 AES-NI가 추가된다는 것입니다. 또한 가상 머신 변환이 빨라지고, 보안 기능인 LT(LaGrande Technology)-SX가 지원됩니다. 하지만 네할렘으로부터 바뀌는 폭은 적습니다.



네할렘 패밀리의 내부 구성


명령어 포멧의 전환점. 샌디 브릿지

웨스트메어 다음 제품은 같은 32나노 공정이지만 마이크로 아키텍처가 개선되는 샌디 브릿지입니다. 네할렘과 웨스트메어는 펜티엄 프로(P6)와 펜티엄 4(넷버스트)를 개발했던 인텔 오레건주 힐즈보로의 개발팀이 담당하고 있는 반면, 샌디 브릿지와 펜티엄 M, 코어, 코어 마이크로아키텍처는 이스라엘의 하이파에서 개발하고 있습니다. 때문에 샌디 브릿지의 기본 아키텍처는 코어 2(코어 마이크로아키텍처)와 크게 변하지는 않았습니다.

현재 판명된 샌디 브릿지의 특징은 3개입니다. 256비트 SIMD 연산을 포함한 Intel Advanced Vector Extensions(Intel AVX)의 내장, CPU 코어를 쉽게 늘릴 수 있도록 CPU 내부 버스를 개량하는것, 마지막은 넓은 터보 모드가 내장되는 것입니다.

인텔 AVX는 단순히 SSE 계열을 잇는 새로운 명령어 확장이 아닙니다. 명령 포멧을 크게 바꿔 이를 재정의하여 보다 디코드를 하기 쉬운 포멧으로 전환하였고, x86 CPU의 제일 큰 약점인 디코드의 효율을 개량했습니다. 또한 레지스터의 효율도 좋아 3 오퍼랜드 포멧도 지원합니다. 인텔은 SSE 계열 명령도 AVX로 바꿀 수 있도록 지원할 예정인데, 이로서 샌디 브릿지는 CPU의 중요 부분인 명령어 포멧의 전환점이 되는 CPU가 됩니다.
CPU 아키텍처의 방향과 명령어 세트

샌디 브릿지는 8개의 CPU 코어가 퍼포먼스 CPU의 표준이 되며, CPU 코어 수를 쉽게 바꿀 수 있도록 하기 위해 내부 버스가 크로스바 스위치에서 링버스로 바뀌게 됩니다. 인텔 라라비는 512비트 쌍방향 링버스를 사용하고 있습니다.

터보 모드는 모바일용 CPU인 45나노 코어 2 듀오(펜린)에서 도입되었습니다. 네할렘은 4개의 CPU 코어의 사용 상태에 따라 CPU 코어의 클럭을 바꿉니다. 한개의 CPU 코어가 4단계로 클럭을 바꾸며, SKU에 따라서 최대 3단계까지 클럭을 올리게 됩니다. 샌디 브릿지는 온도의 변화나 쿨러의 변화도 사용할 것으로 예상되는데 아래는 샌디 브릿지(SNB)의 터보 모드에 대한 슬라이드입니다.


Core Micro architecture Design Anecdotes


힐즈 보로의 차차기 아키텍처 해즈웰

샌디 브릿지는 원래 게셔(Gesher)라는 히브리어 코드네임을 사용했지만, 이슬람권을 배려하기 위해 히브리어를 사용하지 않게 되면서 샌디 브릿지로 바뀌게 되었습니다. Gesher는 히브리어로 다리(Bridge-브릿지)를 의미하고 있는데, 이것은 내부 버스 아키텍처의 변화를 의미하는 것으로 추측됩니다. 샌디 브릿지 계열 마이크로 아키텍처를 사용하는 CPU 코드네임은 모두 브릿지를 붙이게 됩니다.

샌디 브릿지 다음은 아이비 브릿지입니다. 웨스트메어가 네할렘의 공정 세밀화/마이너 확장 버전인것처럼 아이비 브릿지도 샌디 브릿지의 마이너 개량 버전일 것으로 예상됩니다. 브릿지 시리즈 다음에는 해즈웰(Haswell)이 옵니다.

해즈웰은 펜티엄4/네할렘을 개발하는 힐즈 보로팀의 차차기 마이크로 아키텍처입니다. 해즈웰의 개요는 알려진 것이 거의 없지만 코어 마이크로아키텍처를 계승한 네할렘과는 달리 마이크로 아키텍처가 완벽하게 바뀔 가능성이 있으며, 제조 공정은 22나노입니다.

아직 브릿지 시리즈에서 해즈웰의 이행 단계는 확실한 것이 없습니다. 한쪽에서는 아이비 브릿지에서 해즈웰까지 지금까지와 같은 틱 톡으로 1년동안 바꿔 나간다고 하지만, 해즈웰로 전환에 1세대가 더 필요해 3세대의 브릿지 제품이 있을 것이라는 이야기가 있습니다. 이 경우 해즈웰로 전환은 1년 단위가 깨지면서 기존의 틱 톡 모델을 지킬 수 없게 됩니다.

이렇게 규칙이 바뀌는 원인이라면 제조 공정의 개선이 늦어지는 것이 있습니다. 인텔은 32나노에서 2년 후에 22나노 공정으로 양산을 계획중이지만, 반도체 업계에서는 22나노 공정으로 변환에 더 시간이 걸릴 것이라는 의견도 있습니다. 22나노 공정은 기술적인 장벽이 높고 전환에 시간이 걸릴 가능성이 높기 때문입니다.

실제로 반도체 업계의 로드맵인 International Technology Roadmap for Semiconductors(ITRS)는 각 세대의 공정 개선에 3년이 걸린다고 추측하고 있습니다. 지금까지 인텔은 IRTS의 로드맵보다 앞서 제조 공정의 개선을 하였었지만, 앞으로 제조 공정이 더욱 어려워지는 것도 확실합니다.


제조 공정 개선의 어려움

22나노 공정 최대의 벽은 리소그래피입니다. 반도체 업계에서는 ArF 리소그래피를 액체 침착이나 액체 침칙 이중 리소그래피라는 트리키인 기법으로 사용하고 있습니다. 원래는 파장 193나노 미터의 ArF에서 45~32나노 공정 이하는 지원할 수 없었지만, 이를 액체 침착을 통해 굴절률을 바꿔서 가능하게 하였습니다. 45나노 공정을 건조 상태에서 생산했던 인텔도 32나노에서는 액체 침착 방법을 사용하게 됩니다.

원래 여기서는 파장이 13.5나노미터로 극히 짧은 자외선인 EUV 리소그래피를 사용할 예정이었습니다. EUV라면 10나노미터 제조공정까지 지원할 수 있었지만 개발이 어려워지면서 실제 양산에 도입되는 것은 22나노미터 정도로 보이고 있습니다. 인텔의 22나노가 개발이 어려운 EUV 리소그래피에 의존하고 있다면(다른 선택이라면 높은 굴절률의 액체 침착) 계획에 있어 불확정 요소가 남아 있을 수 있습니다.

또한 EUV를 도입한다 해도 문제가 있습니다. 그것은 EUV에서 리소그래피 기계의 가격이 기존 제품보다 상승한다는 것입니다. 때문에 반도체 제조 공장의 가격이 오르고 칩의 제조 원가가 상승하게 됩니다. 이 경우 제조 공정을 개선해도 제조 원가의 절감 효과가 줄어들기 때문에 제조 공정을 개선하는 의미가 줄어들 수도 있습니다.

이런 상황을 보면 32나노에서 22나노로의 전환이 1년 정도 늦을 가능성을 생각해 볼 수도 있으며, 해즈웰로 넘어가기 이전에 브릿지 패밀리가 다양하게 있을 수도 있습니다. 예를 들어서 32나노 공정을 약간 개선한 28나노나 25나노의 하프 노드 공정으로 과도기적인 브릿지 CPU를 제조할 수도 있다는 것입니다. 또한 제조 원가 때문에 2개의 제조 공정을 같이 사용할 수도 있습니다.

제조 공정의 전환이 어려워저 제조 원가가 상승한다는 문제는 22나노 공정에 한정된 것이 아닙니다. 인텔은 이를 해결하기 위해 지금보다 훨씬 더 큰 Fab를 만들어 초 대규모 양산을 통해 이를 상쇄하거나, 웨이퍼의 크기를 대폭 늘리는 것을 고려중이기도 합니다.

현재 인텔이 건설중인 Fab는 그 면적이 엄청나게 크며, 300mm의 웨이퍼를 450mm로 대형화하고 있습니다. 한장의 웨이퍼를 크게 만들어서 칩 1개의 제조 원가를 절감하고 제조 장치의 비용을 줄이는 것입니다. 하지만 이런 방법을 쓴다고 해도 제조 원가에서 지금처럼 이익을 내긴 어려워집니다. 업계에서는 장기적으로 이런 문제를 근본적으로 바꾸는 방법을 연구중인데, 아직 그 미래는 불투명합니다.

CPU 아키텍처 사이클

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